台积电为下一代芯片准备了 8 倍掩模版超级载体中介层，尺寸是当今芯片的两倍

台积电对于制造大型芯片并不陌生。 除了正常逻辑工艺的约 800mm2 掩模版限制之外，该公司还利用其晶圆衬底上芯片 (CoWoS) 技术，通过将多个芯片安装到单个硅中介层上来生产更大的芯片。 但即使当前一代 CoWoS 允许中介层达到台积电光罩限制的 3.3 倍，台积电仍计划建造更大的中介层，以满足 HPC 和人工智能行业的预计需求。 为此，作为该公司上周北美技术研讨会的一部分，台积电宣布他们正在开发构建超大尺寸中介层的方法，其可以达到光罩极限的 8 倍以上。

TSMC 的当前一代 CoWoS 技术允许构建高达 2831 mm2 的中介层，该公司已经看到客户的设计达到了这些限制。 AMD 的 Instinct MI300X 加速器和 NVIDIA 即将推出的 B200 加速器都是最好的例子，因为它们封装了巨大的逻辑小芯片（AMD 产品中的 3D 堆栈）和总共 8 个 HBM3/HBM3E 内存堆栈。 中介层提供的总空间为这些处理器提供了强大的性能，但芯片开发人员仍然希望变得更强大。 为了尽快实现这一目标，它们还需要变得更大，以便合并更多的逻辑芯片和更多的内存堆栈。

对于定于 2026 年推出的下一代 CoWoS 产品，台积电计划发布 CoWoS_L，其最大中介层尺寸约为光掩模的 5.5 倍，总计 4719 mm²。 这种下一代封装将支持多达 12 个 HBM 存储器堆栈，并且需要尺寸为 100×100 毫米的更大基板。 加上未来几年工艺节点的改进，台积电预计基于这一代 CoWoS 的芯片将提供比当前一代 CoWoS 芯片高 3.5 倍的计算性能。

更进一步，台积电打算在 2027 年推出 CoWoS 版本，允许中介层比掩模版限制大 8 倍。 这将为尺寸为 120×120 毫米的基板上的小芯片提供 6,864 平方毫米的充足空间。 TSMC 设想利用该技术进行设计，集成四个堆叠式集成系统芯片 (SoIC)、12 个 HBM4 内存堆栈和额外的 I/O 芯片。 台积电粗略预测，这将使芯片设计人员的性能再次翻倍，生产出性能超过当前一代芯片 7 倍的芯片。

当然，制造如此大的芯片会带来一系列后果，超出了台积电必须处理的范围。 使芯片设计人员能够构建如此强大的处理器将影响系统设计以及数据中心如何容纳这些系统。 台积电的 100×100mm 基板将直接达到 OAM 2.0 外形尺寸的极限，其模块的尺寸最初为 102×165mm。 如果那一代 CoWoS 没有打破当前的 OAM 外形尺寸，那么 120×120mm 芯片肯定会打破。 当然，所有这些额外的芯片都需要额外的电力和冷却，这就是为什么我们已经看到硬件供应商通过研究液体和浸入式冷却来准备如何冷却多千瓦芯片。

最终，即使摩尔定律在晶体管密度改进方面已经放缓，CoWoS 仍为生产具有越来越多晶体管的芯片提供了出路。 因此，随着台积电将提供面积是当今解决方案两倍以上的中介层和基板，用于 HPC 系统的大型芯片只会在性能和尺寸方面继续增长。

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